Câu hỏi: Trong chế độ bảo vệ theo cơ chế quản lý bộ nhớ phân trang giả sử lối vào bảng trang PTE tương ứng với trang nhớ cần truy nhập có giá trị 8E012345h, thì địa chỉ vật lý của ô nhớ cần truy nhập có thể là

A. 100011100000000100100011010001002

B. 100011110000000100100011010001012

C. 100011100000000110100011010001012

D. 100011100000000100110011010001012

Câu 1: Trong chế độ bảo vệ theo cơ chế quản lý bộ nhớ phân trang giả sử địa chỉ tuyến tính 32 bit có giá trị 567A9541h, và nội dung của PTE tương ứng là 56788123h thì địa chỉ vật lý của ô nhớ cần truy nhập là

A. 567A8123h

B. 56788541h

C. 95415678h

D. 56789541h

Câu 2: Hệ thống ngắt cứng trong máy vi tính

A. Sử dụng 2 PIC8259 ghép tầng theo lối chủ/thợ với chân INT của PIC thợ được nối với chân IRQi của PIC chủ

B. Sử dụng 2 PIC8259 ghép tầng theo lối chủ/thợ với chân INT của PIC chủ được nối với chân IRQi của PIC thợ

C. Có thể nhận được tối đa 16 yêu cầu ngắt IRQi

D. Gửi các tín hiệu yêu cầu ngắt tới CPU

Câu 3: Thanh ghi trạng thái của thiết bị giao diện:

A. Chứa các bit thông tin phản ánh trạng thái kết quả thực hiện các lệnh vào/ra dữ liệu

B. Chứa các bit thông tin phản ánh trạng thái có hỏng hóc hay không của thiết bị vào/ra

C. Chứa các bit thông tin phản ánh trạng thái làm việc của thiết bị giao diện và thiết bị ngoại vi

D. Chứa các bit thông tin phản ánh trạng thái làm việc của CPU

Câu 4: Trong mô hình tổ chức bộ nhớ theo phân cấp sự xuất hiện của bộ nhớ cache với mục đích chính là:

A. Giảm thời gian trung bình truy nhập bộ nhớ

B. Tăng khả năng lưu trữ của hệ thống nhớ

C. Giảm thời gian trung bình truy nhập bộ nhớ và tăng khả năng lưu trữ của hệ thống nhớ

D. Giảm tải cho bộ nhớ DRAM

Câu 5: Khi thực hiện vào/ra dữ liệu theo kiểu DMA thiết bị DMAC bắt tay với CPU thông qua tín hiệu:

A. HOLD

B. DACK và HOLD

C. DRQ và HOLD

D. HOLD và HLDA

Câu 6: Địa chỉ vật lý của ô nhớ cần truy nhập trong chế độ bảo vệ theo cơ chế phân trang với CPU 32 bit được xác định

A. Từ địa chỉ nền của trang và địa chỉ offset

B. Bằng cách kết hợp 20 bit cao của địa chỉ nền trang và  12 bit thấp là địa chỉ offset

C. Bằng cách kết hợp 20 bit cao của địa chỉ nền trang và các bits A11-A0 của địa chỉ tuyến tính

D. Từ thông tin lối vào bảng trang PTE và địa chỉ tuyến tính