Câu hỏi: Với chip nhớ DRAM có n đường địa chỉ, m đường dữ liệu thì dung lượng của chip là:

A. 2m x n bit

B.  22n x m bit

C. 22m x n bit

D. 2n x m bit

Câu 1: Cho máy tính có dung lượng bộ nhớ chính: 512MB, cache: 128KB, line: 32 byte, độ dài ngăn nhớ: 2 byte, set: 4 line. Trong trường hợp kỹ thuật ánh xạ liên kết tập hợp, dạng địa chỉ do bộ xử lý phát ra để truy nhập cache là:

A. 12 + 12 + 4   

B.  13 + 11 + 4

C. 14 + 10 + 4    

D. 13 + 9 + 6

Câu 2: Xét bộ nhớ cache, mỗi line được gắn thêm Tag là để:

A. Xác định block nào của bộ nhớ chính đang ở trong line

B. Xác định cache có dung lượng bao nhiêu

C. Xác định line có dung lượng bao nhiêu

D. Xác định cache có bao nhiêu line

Câu 3: Cho máy tính có dung lượng bộ nhớ chính: 128MB, cache: 64KB, line: 8 byte, độ dài ngăn nhớ: 1 byte. Trong trường hợp kỹ thuật ánh xạ trực tiếp, dạng địa chỉ do bộ xử lý phát ra để truy nhập cache là:

A. 12 + 10 + 5     

B. 13 + 10 + 4

C. 14 + 11 + 2           

D.  14 + 10 + 3

Câu 4: Trong kỹ thuật ánh xạ liên kết tập hợp, các trường địa chỉ là:

A. Tag + Word + Set

B. Tag + Word

C. Tag + Set + Word

D. Tag + Set

Câu 5: Xét sơ đồ phân cấp hệ thống nhớ, phát biểu nào sau đây là đúng:

A. Từ bộ nhớ cache đến bộ nhớ ngoài, tốc độ nhanh dần

B. Từ thanh ghi đến bộ xử lý, tốc độ tăng dần

C. Từ bộ nhớ ngoài đến thanh ghi, dung lượng giảm dần

D. Từ bộ nhớ trong đến bộ nhớ cache, tần suất truy nhập giảm dần

Câu 6: Hình vẽ dưới là sơ đồ kết nối của 4 IC SRAM:

A. 2K x 8 bit để có modul nhớ 8K x 8 bit

B. 2K x 4 bit để có modul nhớ 8K x 8 bit 

C. 1K x 4 bit để có modul nhớ 4K x 4 bit

D. 1K x 4 bit để có modul nhớ 4K x 8 bit