Câu hỏi: Hình vẽ dưới là sơ đồ kết nối của 2 IC SRAM:

A. 2K x 4 bit để có modul nhớ 4K x 4 bit

B. 2K x 4 bit để có modul nhớ 4K x 8 bit

C. 2K x 4 bit để có modul nhớ 2K x 8 bit

D. 4K x 4 bit để có modul nhớ 8K x 4 bit

Câu 1: Đối với bộ nhớ cache, các thuật toán thay thế dữ liệu là: 

A. Ngẫu nhiên, FIFO, LRU, LFU

B. Ngẫu nhiên, LIFO, LRU, LFU

C. Ngẫu nhiên, FIFO, LFU, LTU

D. Ngẫu nhiên, LIFO, LTU, LVU

Câu 2: Với chip nhớ DRAM có n đường địa chỉ, m đường dữ liệu thì dung lượng của chip là:

A. 2m x n bit

B.  22n x m bit

C. 22m x n bit

D. 2n x m bit

Câu 3: Xét bộ nhớ cache, mỗi line được gắn thêm Tag là để:

A. Xác định block nào của bộ nhớ chính đang ở trong line

B. Xác định cache có dung lượng bao nhiêu

C. Xác định line có dung lượng bao nhiêu

D. Xác định cache có bao nhiêu line

Câu 4: Cho máy tính có dung lượng bộ nhớ chính: 512MB, cache: 128KB, line: 32 byte, độ dài ngăn nhớ: 2 byte, set: 4 line. Trong trường hợp kỹ thuật ánh xạ liên kết tập hợp, dạng địa chỉ do bộ xử lý phát ra để truy nhập cache là:

A. 12 + 12 + 4   

B.  13 + 11 + 4

C. 14 + 10 + 4    

D. 13 + 9 + 6

Câu 5: Đối với bộ nhớ cache, xét nguyên lý định vị về không gian, phát biểu nào sau đây là đúng: 

A. Mục thông tin vừa truy nhập thì xác suất lớn là sau đó các mục lân cận được truy nhập

B. Mục thông tin vừa truy nhập thì xác suất bé là sau đó các mục lân cận được truy nhập

C. Mục thông tin vừa truy nhập thì chắc chắn là sau đó các mục lân cận được truy nhập

D. Thông tin vừa truy nhập thì chắc chắn là sau đó các mục lân cận không được truy nhập

Câu 6: Trong kỹ thuật ánh xạ liên kết hoàn toàn, các trường địa chỉ là:

A. Tag + Word + Line

B. Tag + Word

C. Tag + Line + Word

D. Tag + Line