Câu hỏi: Hình vẽ dưới là sơ đồ kết nối của 2 IC SRAM:

A. 32K x 8 bit để có modul nhớ 32K x 16 bit  

B. 16K x 8 bit để có modul nhớ 32K x 8 bit

C. 32K x 8 bit để có modul nhớ 64K x 16 bit 

D. 32K x 8 bit để có modul nhớ 64K x 8 bit

Câu 1: Cho máy tính có dung lượng bộ nhớ chính: 256MB, cache: 128KB, line: 32 byte, độ dài ngăn nhớ: 4 byte. Trong trường hợp kỹ thuật ánh xạ liên kết hoàn toàn, dạng địa chỉ do bộ xử lý phát ra để truy nhập cache là:

A. 13 + 11 + 2  

B. 14 + 10 + 2

C. 23 + 3      

D. 24 + 2

Câu 2: Cho chip nhớ như hình vẽ, đây là ký hiệu của:

A. SRAM 8K x 16 bit                  

B. DRAM 8K x 16 bit

C. SRAM 64M x 16 bit 

D. DRAM 64M x 16 bit

Câu 3: Đối với các thuật toán (TT) thay thế dữ liệu trong cache, phát biểu nào sau đây là sai:

A. TT Random cho tỉ lệ cache hit thấp nhất

B. TT LRU cho tỉ lệ cache hit cao nhất

C. TT FIFO cho tỉ lệ cache hit cao nhất

D. TT LFU cho tỉ lệ cache hit tương đối cao

Câu 4: Hình vẽ dưới đây là sơ đồ kết nối của 4 IC SRAM:

A. 4K x 4 bit để có modul nhớ 4K x 8 bit

B.  4K x 2 bit để có modul nhớ 4K x 8 bit

C. 8K x 4 bit để có modul nhớ 8K x 8 bit

D. 8K x 2 bit để có modul nhớ 16K x 2 bit

Câu 5: Đối với bộ nhớ cache, phát biểu nào sau đây là đúng:

A. Bộ nhớ ngoài nhận cả khối dữ liệu từ cache

B. Truyền dữ liệu giữa CPU và cache theo đơn vị khối nhớ 

C. Truyền dữ liệu giữa CPU và cache theo đơn vị từ nhớ

D. Khi cần, CPU nhận dữ liệu trực tiếp từ bộ nhớ chính

Câu 6: Với chip nhớ DRAM có n đường địa chỉ, m đường dữ liệu thì dung lượng của chip là:

A. 2m x n bit

B.  22n x m bit

C. 22m x n bit

D. 2n x m bit