Câu hỏi: Hình vẽ dưới đây là sơ đồ kết nối 4 IC SRAM:

A. 8K x 4 bit để có modul nhớ 16K x 8 bit

B. 8K x 4 bit để có modul nhớ 16K x 4 bit

C. 8K x 8 bit để có modul nhớ 16K x 8 bit

D. 8K x 8 bit để có modul nhớ 16K x 16 bit

Câu 1: Đối với bộ nhớ cache, xét kỹ thuật ánh xạ liên kết tập hợp, thứ tự tìm block trong cache được thực hiện dựa theo các giá trị trong địa chỉ do CPU phát ra như sau:

A. Word -> Set -> Tag

B. Set -> Word -> Tag 

C.  Set -> Tag -> Word

D. Word -> Tag -> Set

Câu 2: Cho máy tính có dung lượng bộ nhớ chính: 512MB, cache: 128KB, line: 32 byte, độ dài ngăn nhớ: 2 byte, set: 4 line. Trong trường hợp kỹ thuật ánh xạ liên kết tập hợp, dạng địa chỉ do bộ xử lý phát ra để truy nhập cache là:

A. 12 + 12 + 4   

B.  13 + 11 + 4

C. 14 + 10 + 4    

D. 13 + 9 + 6

Câu 3: Cho máy tính có dung lượng bộ nhớ chính: 128MB, cache: 64KB, line: 16 byte, độ dài ngăn nhớ: 1 byte, set: 4 line. Trong trường hợp kỹ thuật ánh xạ liên kết tập hợp, dạng địa chỉ do bộ xử lý phát ra để truy nhập cache là:

A.  13 + 10 + 4

B.  13 + 9 + 5

C. 14 + 9 + 4           

D. 14 + 10 + 4

Câu 4: Trong kỹ thuật ánh xạ liên kết hoàn toàn, các trường địa chỉ là:

A. Tag + Word + Line

B. Tag + Word

C. Tag + Line + Word

D. Tag + Line

Câu 5: Với chip nhớ SRAM có n đường địa chỉ, m đường dữ liệu thì dung lượng của chip là:

A. 2m x n bit

B. 22n x m bit

C. 22m x n bit

D. 2n x m bit

Câu 6: Cho máy tính có dung lượng bộ nhớ chính: 256MB, cache: 128KB, line: 16 byte, độ dài ngăn nhớ: 2 byte. Trong trường hợp kỹ thuật ánh xạ trực tiếp, dạng địa chỉ do bộ xử lý phát ra để truy nhập cache là:

A. 11 + 13 + 3            

B.  11 + 14 + 2

C. 12 + 13 + 4          

D. 12 + 12 + 3