Câu hỏi: Hình vẽ dưới đây là sơ đồ kết nối 4 IC SRAM:

A. 8K x 4 bit để có modul nhớ 16K x 8 bit

B. 8K x 4 bit để có modul nhớ 16K x 4 bit

C. 8K x 8 bit để có modul nhớ 16K x 8 bit

D. 8K x 8 bit để có modul nhớ 16K x 16 bit

Câu 1: Cho chip nhớ như hình vẽ, đây là ký hiệu của:

A. SRAM 4K x 8 bit

B. DRAM 4 K x 8 bit

C. SRAM 2K x 8 bit

D. DRAM 2 K x 8 bit

Câu 2: Xét bộ nhớ cache, mỗi line được gắn thêm Tag là để:

A. Xác định block nào của bộ nhớ chính đang ở trong line

B. Xác định cache có dung lượng bao nhiêu

C. Xác định line có dung lượng bao nhiêu

D. Xác định cache có bao nhiêu line

Câu 3: Với chip nhớ DRAM có n đường địa chỉ, m đường dữ liệu thì dung lượng của chip là:

A. 22m x n bit

B. 22n x m bit

C.  22m x n byte

D. 22n x m byte

Câu 4: Hình vẽ dưới đây là sơ đồ kết nối của 2 IC SRAM:

A. 4K x 4 bit để có modul nhớ 8K x 4 bit

B. 8K x 4 bit để có modul nhớ 16K x 4 bit 

C. 8K x 4 bit để có modul nhớ 8K x 8 bit

D. 4K x 4 bit để có modul nhớ 4K x 8 bit

Câu 5: Cho máy tính có dung lượng bộ nhớ chính: 128MB, cache: 64KB, line: 16 byte, độ dài ngăn nhớ: 1 byte, set: 4 line. Trong trường hợp kỹ thuật ánh xạ liên kết tập hợp, dạng địa chỉ do bộ xử lý phát ra để truy nhập cache là:

A.  13 + 10 + 4

B.  13 + 9 + 5

C. 14 + 9 + 4           

D. 14 + 10 + 4

Câu 6: Cho máy tính có dung lượng bộ nhớ chính: 256MB, cache: 128KB, line: 32 byte, độ dài ngăn nhớ: 4 byte. Trong trường hợp kỹ thuật ánh xạ liên kết hoàn toàn, dạng địa chỉ do bộ xử lý phát ra để truy nhập cache là:

A. 13 + 11 + 2  

B. 14 + 10 + 2

C. 23 + 3      

D. 24 + 2